Demonstration of Logical Error Suppression in a Surface Code Memory on a Cloud-Accessible IBM Superconducting Processor

Shuwen Kan; Aaron Hoyt; Sean Garner; Ethan Vo; Adrian Harkness; Rod Rofougaran; Zefan Du; Chenxu Liu; Norm Tubman; Ying Mao; Samuel Stein

Résumé IA · arXiv: 2610.23840v1 · quant-ph

Demonstration of Logical Error Suppression in a Surface Code Memory on a Cloud-Accessible IBM Superconducting Processor

Shuwen Kan, Aaron Hoyt, Sean Garner, Ethan Vo, Adrian Harkness, Rod Rofougaran, Zefan Du, Chenxu Liu,

et 3 autres auteurs

Norm Tubman, Ying Mao, Samuel Stein

Article original Soumis à arXiv le 16 Oct. 2026 Licence : CC BY 4.0

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L’essentiel

Sur un processeur IBM accessible sur le cloud, l’optimisation des circuits améliore la mémoire de code de surface, mais l’avantage de distance s’atténue lors des longues expériences.

Question

L’étude examine si une mémoire de code de surface tournée peut réduire les erreurs logiques sur un processeur superconducteur accessible sur le cloud, et comment les choix de circuit, les différences entre qubits et la durée de la mémoire influencent cette réduction. Elle évalue aussi si l’avantage observé en augmentant la distance protégée persiste sur de nombreux cycles.

Méthode

Les auteurs exécutent des mémoires de code de surface tournée sur le processeur IBM Nighthawk r2 ibm_phoenix, doté de 120 qubits sur un réseau carré de 12 × 10; 88 placements de distance trois sont évalués. Ils comparent la lecture standard et courte, les stratégies de réinitialisation et l’écho sur les qubits de données, puis testent onze formes de patch et des mémoires allant jusqu’à 150 cycles. Les erreurs logiques sont estimées par appariement parfait de poids minimal à partir de modèles dérivés des calibrations, et, dans certaines analyses, par décodage exact du maximum de vraisemblance.

Résultats

Résultat Sur les onze formes de patch testées, la recette combinant lecture courte, mesure-réinitialisation fusionnée et écho réduit l’erreur logique par cycle médiane de 29 % en mémoire Z et de 73 % en mémoire X par rapport à la lecture standard sans réinitialisation ni écho.
Voir le passage dans l’article
Relative to standard readout without reset or echo on the same qubits, it reduces $\varepsilon$ by a median of 29 % [24 %, 42 %] in Z memory and 73 % [69 %, 79 %] in X memory.
Résultat À distance duale fixée à 3, l’augmentation de la distance protégée de 3 à 6 réduit l’erreur par cycle estimée sur les placements sélectionnés, mais l’avantage varie selon la mémoire.
Voir le passage dans l’article
With the dual distance fixed at 3, increasing the protected distance from 3 to 6 lowers $\varepsilon_{Z}$ from 0.526 % [0.481 %, 0.565 %] to 0.244 % [0.224 %, 0.266 %], and $\varepsilon_{X}$ from 0.523 % [0.486 %, 0.564 %] to 0.220 % [0.201 %, 0.244 %] (Fig. 1c,d).
Résultat Les placements présentent une forte hétérogénéité, et la probabilité de détection des contrôles concernés est corrélée à l’erreur logique mesurée.
Voir le passage dans l’article
The detection probability of the relevant check family correlates with LEP, with Spearman coefficients of 0.86 for Z memory and 0.89 for X memory (Fig. 12a,b; Appendix B2).
Résultat Dans les expériences jusqu’à 150 cycles, l’erreur par cycle augmente davantage pour la distance six que pour la distance trois, tandis que des corrélations persistantes entre détecteurs se renforcent.
Interprétation des auteurs Les auteurs interprètent la persistance et la structure des corrélations comme compatibles avec une composante d’erreur persistante, sans en identifier l’origine.
Voir le passage dans l’article
Their temporal persistence and shared-qubit structure, together with the responses to reset and echo observed in the short-memory controls, are compatible with a persistent error component, potentially associated with leakage 41, 42 or environmental drift.

Limites

La comparaison entre patchs de largeur différente ne permet pas de distinguer l’effet de la taille du circuit de celui de la qualité locale des composants utilisés.
Voir le passage dans l’article
It also changes the hardware components used, so this comparison does not separate the contributions of circuit size and local component quality.
La cause des corrélations persistantes dans les mémoires longues reste indéterminée, les mesures binaires ne permettant pas d’en établir la source.
Voir le passage dans l’article
Leakage-like errors are one possible contribution 41, 42 (Appendix D2), but the binary measurement records leave their source an open question.
La démonstration porte sur des configurations expérimentales limitées, et l’extension du gain à des mémoires plus longues et à des patchs dont les deux distances augmentent reste à établir.
Voir le passage dans l’article
Extending the observed improvement to longer memories and to patches with both distances increased remains an experimental objective.

Portée

Les auteurs montrent que l’optimisation conjointe de la lecture, de la réinitialisation et de la protection des qubits pendant les temps d’attente peut améliorer les performances d’une mémoire de code de surface sur un processeur accessible sur le cloud. Ils soulignent que les gains à court terme ne garantissent pas un avantage durable : les corrélations persistantes observées dans les mémoires longues constituent une limite à résoudre.

Rédigé par une IA à partir de l’article. Les passages cités sont vérifiés mot pour mot dans le texte analysé ; le reste peut contenir des erreurs.

Mots clés générés par l'IA : Code de surface qubits supraconducteurs mémoire quantique correction d’erreurs décodage par appariement parfait

Pour aller plus loin

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Résumé vulgarisé
Article de blog
Abstract original

Cette étude évalue dans quelle mesure les mémoires à code de surface peuvent réduire les erreurs logiques sur un processeur supraconducteur accessible par le cloud. Elle examine également l’influence du circuit, des différences entre qubits et de la durée de la mémoire sur cette protection. Les auteurs réalisent leurs expériences sur ibm_phoenix, un processeur IBM Nighthawk r2 de 120 qubits disposés en grille carrée. Cette architecture permet d’implémenter des patches de code de surface tourné sans portes SWAP. Les chercheurs comparent des mémoires protégeant les états logiques Z ou X, ainsi que plusieurs placements et formes de patches. Chaque ronde d’extraction du syndrome comporte quatre couches de portes CZ, suivies de la lecture des ancillas et, selon le circuit, de leur réinitialisation. Les auteurs testent notamment une lecture plus courte, une opération combinant mesure et réinitialisation, ainsi que des impulsions d’écho appliquées aux qubits de données pendant la lecture. Ils analysent les résultats à l’aide d’un décodage par appariement parfait de poids minimal, fondé sur un modèle dérivé des calibrations du processeur. Certaines comparaisons font aussi appel à un décodage exact du maximum de vraisemblance. L’erreur logique par ronde est estimée à partir de mémoires courtes, comprenant de 3 à 13 rondes, tandis que des expériences distinctes atteignent 150 rondes. Les auteurs étudient également les corrélations entre détecteurs et réalisent des expériences sur des ancillas voisines afin de caractériser les mécanismes possibles. Les performances varient fortement selon le placement. Parmi 88 placements de distance trois, l’erreur logique après cinq rondes se situe entre 3,4 et 17,2 % pour la mémoire Z, et entre 6,0 et 39,8 % pour la mémoire X. Avec des circuits optimisés et une distance duale fixée à trois, l’augmentation de la distance protégée de trois à six réduit l’erreur logique par ronde de 0,526 à 0,244 % en mémoire Z, et de 0,523 à 0,220 % en mémoire X. Pour les patches étudiés et le décodage exact, ces résultats correspondent à des facteurs d’amélioration respectifs de 1,68 et 1,85. La combinaison d’une lecture courte, d’une mesure-réinitialisation fusionnée et d’impulsions d’écho réduit l’erreur par ronde par rapport à une lecture standard sans réinitialisation ni écho. La réduction médiane atteint 29 % en mémoire Z et 73 % en mémoire X, et les 22 comparaisons appariées favorisent le circuit optimisé. La réduction de la durée de lecture, à elle seule, améliore également les résultats. Pour une attente raccourcie de 0,80 microseconde, la baisse médiane des corrélations associées aux erreurs de phase est de 0,95 point de pourcentage, contre 0,22 point selon le modèle fondé uniquement sur le déphasage T2. Ces observations suggèrent que l’état des ancillas et leurs interactions résiduelles avec les qubits de données contribuent aussi aux erreurs. Les impulsions d’écho améliorent la mémoire X, mais les séquences prolongées accroissent les erreurs dans les deux types de mémoire, en partie parce qu’elles allongent la durée des rondes.

Un code de surface pour protéger l’information quantique sur un processeur accessible par le cloud

Les ordinateurs quantiques sont particulièrement vulnérables aux erreurs : les qubits peuvent perdre leur information, subir des perturbations ou interagir de manière imprévue. Les codes correcteurs quantiques visent à repérer ces erreurs et à protéger des qubits logiques, qui représentent l’information de façon distribuée. Dans l’étude « Demonstration of Logical Error Suppression in a Surface Code Memory on a Cloud-Accessible IBM Superconducting Processor », Shuwen Kan, Aaron Hoyt, Sean Garner, Ethan Vo, Adrian Harkness, Rod Rofougaran et leurs collègues examinent cette protection sur un processeur supraconducteur accessible par le cloud.

Leur objectif est de mesurer comment les performances dépendent du circuit utilisé, du placement des qubits et de la durée pendant laquelle l’information est conservée. Les résultats montrent une réduction des erreurs logiques lorsque la taille du code augmente, mais aussi combien la qualité de cette protection dépend des choix expérimentaux.

Des mémoires logiques sur une grille de 120 qubits

Les expériences sont réalisées sur ibm_phoenix, un processeur IBM Nighthawk r2 doté de 120 qubits disposés en grille carrée. Cette géométrie permet de mettre en œuvre des patches de code de surface tourné sans portes SWAP, qui servent généralement à rapprocher des qubits non voisins. Éviter ces opérations contribue à limiter la complexité du circuit.

Les chercheurs comparent des mémoires qui protègent deux types d’états logiques, appelés Z et X. Ils testent aussi différentes formes et différents placements des patches. À chaque ronde, le circuit extrait un syndrome, c’est-à-dire des informations permettant de détecter des signes d’erreur sans mesurer directement l’état logique. Cette extraction comprend quatre couches de portes CZ, puis la lecture des qubits ancillas. Selon le circuit, ceux-ci sont également réinitialisés.

Pour interpréter les mesures, l’équipe s’appuie principalement sur un décodeur par appariement parfait de poids minimal, alimenté par un modèle construit à partir des calibrations du processeur. Certaines comparaisons utilisent aussi un décodage exact du maximum de vraisemblance. Les erreurs par ronde sont estimées à partir de mémoires courtes de 3 à 13 rondes; d’autres essais prolongent la mémoire jusqu’à 150 rondes.

Le placement des qubits change fortement les résultats

Une première observation importante est la grande variation des performances d’un placement à l’autre. Parmi 88 placements de distance trois, l’erreur logique après cinq rondes va de 3,4 à 17,2 % pour la mémoire Z. Pour la mémoire X, l’écart est encore plus marqué : de 6,0 à 39,8 %. Autrement dit, la taille du code ne suffit pas à prédire la qualité de la mémoire. Les différences entre qubits et leur position dans le circuit comptent également.

Les chercheurs examinent ensuite des patches optimisés en maintenant la distance duale à trois, tout en augmentant la distance protégée de trois à six. Dans ces conditions, l’erreur logique par ronde passe de 0,526 à 0,244 % en mémoire Z, et de 0,523 à 0,220 % en mémoire X. Avec le décodage exact, cela correspond à une amélioration d’un facteur de 1,68 pour Z et de 1,85 pour X.

Ces chiffres illustrent le principe central du code de surface : augmenter la distance peut rendre l’information logique moins sensible aux erreurs physiques. La baisse observée montre que cette suppression d’erreurs peut être mesurée sur un processeur accessible en pratique, même si le bénéfice dépend du circuit et des qubits mobilisés.

Des circuits de lecture plus efficaces

L’étude compare aussi plusieurs façons de lire et de réinitialiser les ancillas. Les auteurs testent une lecture plus courte, une opération combinant mesure et réinitialisation, ainsi que des impulsions d’écho appliquées aux qubits de données pendant la lecture. L’écho peut réduire certaines perturbations, mais il ajoute des opérations et peut allonger la ronde.

La combinaison d’une lecture courte, de la mesure-réinitialisation fusionnée et des impulsions d’écho diminue l’erreur par ronde par rapport au circuit standard, qui n’utilise ni réinitialisation ni écho. Sur les comparaisons appariées, les 22 essais favorisent le circuit optimisé. La réduction médiane atteint 29 % pour la mémoire Z et 73 % pour la mémoire X. Raccourcir la lecture, à lui seul, améliore également les résultats.

Les observations suggèrent toutefois que les erreurs ne proviennent pas uniquement de la perte de cohérence des qubits de données. Quand le temps d’attente est réduit de 0,80 microseconde, les corrélations associées aux erreurs de phase diminuent en médiane de 0,95 point de pourcentage. Un modèle tenant compte uniquement du déphasage T2 ne prédit qu’une baisse de 0,22 point. Les chercheurs étudient les corrélations entre détecteurs et réalisent des expériences sur des ancillas voisines afin d’explorer une explication possible : l’état des ancillas et leurs interactions résiduelles avec les données pourraient contribuer aux erreurs.

Une avancée réelle, avec des compromis à gérer

Les impulsions d’écho améliorent la mémoire X, mais des séquences prolongées augmentent les erreurs dans les deux types de mémoire, notamment parce qu’elles rallongent les rondes. L’optimisation consiste donc à trouver un équilibre : supprimer les perturbations pertinentes sans ajouter trop d’opérations ni prolonger inutilement l’expérience.

Dans l’ensemble, ces résultats montrent qu’un code de surface peut réduire les erreurs logiques sur un processeur supraconducteur accessible par le cloud. Ils soulignent aussi que cette protection dépend de détails concrets — placement, qualité des qubits, lecture des ancillas et durée des cycles. Pour construire des systèmes quantiques plus fiables, il faudra ainsi améliorer non seulement les qubits, mais aussi les circuits et les méthodes qui les coordonnent.

Créé le 30 Oct. 2026

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Un code de surface pour protéger l’information quantique sur un processeur accessible par le cloud

Des mémoires logiques sur une grille de 120 qubits

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